最近几个月来，TSV已逐渐朝运用在12寸的晶圆上开展，但现在仍是以8寸为首要运用，几个研制联盟也都已有12寸TSV试产线，能够供资料、设备、制程等相关供货商进行研制。
首要，表2收拾8寸与12寸晶圆在未来运用TSV堆叠至少两颗晶片的运用产值，这个猜测值包括各式运用，其间能够看出在2011年前，12寸晶圆的运用都仅止于研制阶段，但在2013年开端便快速开展。在那之前，各式的研制，都将于无晶圆（Fabless）、整合元件制作商（IDM）、封装厂，甚至于晶圆代工（Foundry）与封测代工厂（OSAT）进行。
现在印象感应器产品，并没有太多的堆叠结构，但在各大厂的技能蓝图上，已将数位信号处理器（DSP）晶片堆叠进去；其间，又以CMOS印象感应器较会运用立体堆叠。如从前所述，藉由运用反面显影技能，印象感应器可拜TSV之赐而到达更小的尺度。
表3是针对运用反面进行TSV制程的印象感应器所做的产值预估。值得一提的是，印象感应器已进入3D堆叠运用，并且猜测将于2013年，产值可达15亿颗。因为缩小尺度是顾客的首要偏好，这个猜测完结的可能性十分地高。
尽管仅有少量的资料探讨到3D堆叠在功率放大器上，但从2009年起，运用TSV技能来制作功率放大器的运用已有其商场，首要仍是在8寸的晶圆尺度上，因为运用面比较广，从2010年至2014年，产能将会大幅提高，表4即为运用TSV于功率放大器的运用猜测。
CPU处理器运用TSV技能，猜测大概会从22奈米之后才会开端，晶片尺度大约263平方毫米，但运用TSV堆叠DRAM于CPU处理器上，猜测必须到2014年之后才会有产品呈现。
从表5能够看出运用于处理器上的TSV直至2013年后才会有产值出来，在这之前仅止于研制阶段，并且方针大多确定12寸晶圆尺度。
图形处理器也能够在3D TSV技能上找到其自身的利基，辉达（NVIDIA）刚成立时，仅能够将一百万个电晶体制作在处理器上，而现在则可运用40奈米的技能将32亿个电晶体挤进单一颗图形处理器上。但是耗电仍是个烦，在进入90奈米后，耗电便一向添加，藉由运用应变硅（Strained Silicon）、电轨（Power Rail）、休眠方式及多重门槛电压等技能，辉达声称能够在20毫米×20毫米的晶片尺度下，保持仅130瓦（W）的耗电。
另一个问题，则是漏电流。依据辉达的说法，直流电（DC）在一开端会超越沟通电压，而当电晶体有较高的门槛电压时，漏电流将更为严重，在接下来的两代图形处理器，将会有100亿个电晶体，而漏电流须设法趋近零。图形处理器需TSV，以便让逻辑晶片能够连接到DRAM与各个晶片上，而使得尺度大大缩小。
TSV技能的运用，在固态技能协会（JEDEC）宣告宽I/O介面DRAM运用TSV堆叠的规范后，才算有一个共通架构让厂商得以取得一致。不难想像，实际上仍是有许多运用TSV的空间，仅仅依据本钱、效能、牢靠度、良率等不同层面的考量下，干流技能还未能转到3D IC的身上。
线年起，连续有半导体大厂正式将运用TSV的立体堆叠，规画到技能蓝图中，如2011年12月台积电便决议独力开发与供给TSV的制程服务。
尽管现在在商场上已有许多的公司规划且有意导入TSV技能到自家的中心产品上，但因为本钱较难预算，且价值链架构并不安稳，仍需时刻来加以厘清，才可加快TSV商场运用。
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